芯耀
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名稱：競(jìng)賽項(xiàng)目裁判器設(shè)計(jì)VHDL代碼Quartus仿真
軟件：Quartus
語(yǔ)言：VHDL
代碼功能：
一競(jìng)賽項(xiàng)目裁判團(tuán)由一名主裁判和三名副裁判組成，其裁判規(guī)則如下：
1.主裁判不通過(guò)，三名副裁判均通過(guò)視為通過(guò)；
2.主裁判不通過(guò)，三名副裁判有一人以上不通過(guò)視為不通過(guò)；
3.主裁判通過(guò)，三名副裁判均不通過(guò)為不通過(guò)；
4.主裁判通過(guò)，三名副裁判中有一人以上通過(guò)視為通過(guò)。
要求：
1、設(shè)主裁判為A，其余副裁判分別為B、C、D；
2、寫出真值表，并化簡(jiǎn)；
3、在軟件中原理圖界面繪出邏輯圖；
4、用VHDL語(yǔ)言寫出程序代碼（手寫和電腦完成均可）。
FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com
演示視頻：
設(shè)計(jì)文檔：
一競(jìng)賽項(xiàng)目裁判團(tuán)由一名主裁判和三名副裁判組成，其裁判規(guī)則如下：
1. 主裁判不通過(guò)，三名副裁判均通過(guò)視為通過(guò)；
2. 主裁判不通過(guò)，三名副裁判有一人以上不通過(guò)視為不通過(guò)；
3. 主裁判通過(guò)，三名副裁判均不通過(guò)為不通過(guò)；
4.?主裁判通過(guò)，三名副裁判中有一人以上通過(guò)視為通過(guò)；
真值表
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A(主裁判) |
B(副裁判) |
C(副裁判) |
D(副裁判) |
Y(輸出) |
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邏輯圖
代碼
部分代碼展示:
LIBRARY?ieee; ???USE?ieee.std_logic_1164.all; ENTITY?referee?IS ???PORT?( ??????A??:?IN?STD_LOGIC;--輸入，主裁判，高電平表示通過(guò)，低電平表示不通過(guò) ??????B??:?IN?STD_LOGIC;--輸入，副裁判，高電平表示通過(guò)，低電平表示不通過(guò) ??????C??:?IN?STD_LOGIC;--輸入，副裁判，高電平表示通過(guò)，低電平表示不通過(guò) ??????D??:?IN?STD_LOGIC;--輸入，副裁判，高電平表示通過(guò)，低電平表示不通過(guò) ??????Y??:?OUT?STD_LOGIC--輸出，通過(guò)結(jié)果，高電平表示通過(guò)，低電平表示不通過(guò) ???); END?referee;
點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=532
