巴克碼序列檢測(cè)器Verilog代碼Quartus仿真

名稱：巴克碼序列檢測(cè)器Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

巴克碼序列檢測(cè)器

某通信接收機(jī)的同步信號(hào)為巴克碼1110010。設(shè)計(jì)一個(gè)檢測(cè)器，其輸入為串行碼x，當(dāng)檢測(cè)到巴克碼時(shí)，輸出檢測(cè)結(jié)果y=1

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演示視頻：

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 仿真圖

部分代碼展示:

//移位寄存器設(shè)計(jì)序列檢測(cè)器
module?xulie(
input?clk,//時(shí)鐘
input?reset,//復(fù)位
input?x,//輸入串行碼
output?reg?y//輸出檢測(cè)結(jié)果
);
//某通信接收機(jī)的同步信號(hào)為巴克碼1110010。
//設(shè)計(jì)一個(gè)檢測(cè)器，其輸入為串行碼x，
//當(dāng)檢測(cè)到巴克碼時(shí)，輸出檢測(cè)結(jié)果y=1
reg?[6:0]?data=7'd0;//定義7bit數(shù)據(jù)，用于存儲(chǔ)輸入的串行數(shù)據(jù)
always@(posedge?clk)
if(reset==1)//復(fù)位
data<=7'b0000000;//清零
else
data[6:0]<={data[5:0],x};//輸入x移入data的最右位，同時(shí)data整體左移

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