智能臺燈設(shè)計Verilog代碼Quartus仿真

名稱：智能臺燈設(shè)計Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

智能臺燈設(shè)計

1. 系統(tǒng)可自動感受環(huán)境光強(qiáng)度，并依據(jù)環(huán)境光強(qiáng)度調(diào)節(jié)臺燈亮度。

2. 實現(xiàn)定時休息提醒功能，每20分鐘提醒用戶注意休息眼睛。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 仿真文件（testbench）

6. 仿真圖

整體仿真圖

亮度控制模塊

計時模塊

部分代碼展示:

//智能臺燈
module?table_lamp(
???input????????clk,//1KHz時鐘
???input????????RST,//復(fù)位
???input??duty_add,//光照變強(qiáng)信號
???input??duty_sub,//光照變?nèi)跣盘?
???output???????LED,//LED燈
???output???????beep//提醒信號
?);??
???
//亮度控制模塊（使用PWM原理，pwm波占空比越大，亮度越高，反之亮度越低）
lamp_ctrl?i_lamp_ctrl(
.?clk(clk),//1KHz時鐘
.?RST(RST),//復(fù)位
.?duty_add(duty_add),//光照變強(qiáng)信號
.?duty_sub(duty_sub),//光照變?nèi)跣盘?
.?pulse(LED)//輸出PWM波控制LED
?);??
???
//計時模塊，20分鐘休息提醒
time_ctrl?i_time_ctrl(
??.clk(clk),//1KHz時鐘
??.RST(RST),//復(fù)位
??.beep(beep)//提醒信號
?);??
?
endmodule

點擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=493